Eine Plattform für die Wissenschaft: Bauingenieurwesen, Architektur und Urbanistik
Eine Plattform für die Wissenschaft: Bauingenieurwesen, Architektur und Urbanistik
MULTILAYER CERAMIC CAPACITOR
One embodiment of the present invention relates to a multilayer ceramic capacitor. The multilayer ceramic capacitor includes a ceramic body where a dielectric layer, first and second internal electrodes are alternately laminated, and first and second external electrodes which are formed on the outer surface of the ceramic body and are electrically connected to the first and second internal electrodes. When a dielectric grain size in the microstructure of the dielectric layer is divided by interval of 50nm, each section grain size fraction in a range of 50 to 450 nm is included in a range of 0.025 to 0.20, and the thickness of the dielectric layer is 0.8 m or less. It is possible to provide a multilayer ceramic capacitor with high permittivity and high DC-bias.
본 발명의 일 실시형태는 유전체층과 제1 및 제2 내부전극이 교대로 적층된 세라믹 바디 및 상기 세라믹 바디의 외부면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하고, 상기 유전체층의 미세 구조에서 유전체 결정립 크기를 50nm 간격으로 구간을 나누었을 때 50nm ~ 450nm 범위의 각 구간 결정립 크기 분율이 0.025 ~ 0.20 범위에 포함되면서 유전체층의 두께가 0.8μm 이하인 적층 세라믹 커패시터를 제공한다.
MULTILAYER CERAMIC CAPACITOR
One embodiment of the present invention relates to a multilayer ceramic capacitor. The multilayer ceramic capacitor includes a ceramic body where a dielectric layer, first and second internal electrodes are alternately laminated, and first and second external electrodes which are formed on the outer surface of the ceramic body and are electrically connected to the first and second internal electrodes. When a dielectric grain size in the microstructure of the dielectric layer is divided by interval of 50nm, each section grain size fraction in a range of 50 to 450 nm is included in a range of 0.025 to 0.20, and the thickness of the dielectric layer is 0.8 m or less. It is possible to provide a multilayer ceramic capacitor with high permittivity and high DC-bias.
본 발명의 일 실시형태는 유전체층과 제1 및 제2 내부전극이 교대로 적층된 세라믹 바디 및 상기 세라믹 바디의 외부면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하고, 상기 유전체층의 미세 구조에서 유전체 결정립 크기를 50nm 간격으로 구간을 나누었을 때 50nm ~ 450nm 범위의 각 구간 결정립 크기 분율이 0.025 ~ 0.20 범위에 포함되면서 유전체층의 두께가 0.8μm 이하인 적층 세라믹 커패시터를 제공한다.
MULTILAYER CERAMIC CAPACITOR
적층 세라믹 커패시터
YOON SEOK HYUN (Autor:in) / PARK JUNG DEOK (Autor:in) / NAM CHAN HEE (Autor:in) / KIM DONG HUN (Autor:in)
28.12.2018
Patent
Elektronische Ressource
Koreanisch