A platform for research: civil engineering, architecture and urbanism
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Semiconductor memory devices
본 발명에 따른 반도체 메모리 소자는, 평면적으로 직사각형 형상을 가지며 복수의 활성 영역이 정의되는 메모리 셀 영역, 주변 회로 영역, 및 메모리 셀 영역과 주변 회로 영역 사이의 댐 영역을 가지는 기판, 메모리 셀 영역에서 기판 상에 제1 수평 방향으로 상호 평행하게 연장되는 비트 라인을 가지는 복수의 비트 라인 구조체, 기판 상에서 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우는 복수의 베리드 콘택 및 복수의 베리드 콘택 상의 복수의 랜딩 패드, 및 댐 영역에서 제1 수평 방향을 따라서 라인 형상을 가지며 연장되는 제1 댐 구조물 및 제1 댐 구조물과의 사이에 제1 댐 오프닝을 가지며 제1 수평 방향과 직교하는 제2 수평 방향을 따라서 라인 형상을 가지며 연장되는 제2 댐 구조물로 이루어지고 복수의 랜딩 패드와 동일 레벨에 위치하는 댐 구조물을 포함한다.
A semiconductor memory device includes a substrate having a memory cell region, a peripheral region, and a dam region between the memory cell region and the peripheral region, the memory cell region having a rectangular shape according to a top view and having a plurality of active regions defined therein; a plurality of bit line structures extending on the substrate in the memory cell region to be parallel with each other in a first horizontal direction, each including a bit line; a plurality of buried contacts filling lower portions of spaces among the plurality of bit line structures on the substrate; a plurality of landing pads on the plurality of buried contacts; and a dam structure including a first dam structure and a second dam structure in the dam region and being at the same level as the plurality of landing pads.
Semiconductor memory devices
본 발명에 따른 반도체 메모리 소자는, 평면적으로 직사각형 형상을 가지며 복수의 활성 영역이 정의되는 메모리 셀 영역, 주변 회로 영역, 및 메모리 셀 영역과 주변 회로 영역 사이의 댐 영역을 가지는 기판, 메모리 셀 영역에서 기판 상에 제1 수평 방향으로 상호 평행하게 연장되는 비트 라인을 가지는 복수의 비트 라인 구조체, 기판 상에서 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우는 복수의 베리드 콘택 및 복수의 베리드 콘택 상의 복수의 랜딩 패드, 및 댐 영역에서 제1 수평 방향을 따라서 라인 형상을 가지며 연장되는 제1 댐 구조물 및 제1 댐 구조물과의 사이에 제1 댐 오프닝을 가지며 제1 수평 방향과 직교하는 제2 수평 방향을 따라서 라인 형상을 가지며 연장되는 제2 댐 구조물로 이루어지고 복수의 랜딩 패드와 동일 레벨에 위치하는 댐 구조물을 포함한다.
A semiconductor memory device includes a substrate having a memory cell region, a peripheral region, and a dam region between the memory cell region and the peripheral region, the memory cell region having a rectangular shape according to a top view and having a plurality of active regions defined therein; a plurality of bit line structures extending on the substrate in the memory cell region to be parallel with each other in a first horizontal direction, each including a bit line; a plurality of buried contacts filling lower portions of spaces among the plurality of bit line structures on the substrate; a plurality of landing pads on the plurality of buried contacts; and a dam structure including a first dam structure and a second dam structure in the dam region and being at the same level as the plurality of landing pads.
Semiconductor memory devices
반도체 메모리 소자
2024-11-27
Patent
Electronic Resource
Korean
IPC:
H10B